众所周知，在当前的芯片系统设计中存储部分所占的比例越来越多。因而，任何DFT整体策略的关键步骤就是制定存储器测试的综合计划。基于国际半导体技术组织(ITRS 2001)的预言，在未来的五年内，存储器部分在SoC中所占的比例将从当前的50％增长到70％以上。嵌入式存储器自测试已经出现并成为大型嵌入式存储模块测试的标准(如图2)。它为测试嵌入式存储器提供正确的运算法则。

此外，制造存储器BIST控制器并把它插入到设计中，这些都是完全自动的。尽管多数好RTL设计师都能够设计出自己的存储器BIST，但为什么又相互干扰呢? 在最初的设计中，采用一个全自动存储器BIST工具就能节省数个星期的努力，就更不用说在随后的设计部分中所节省的力气了。

自动存储BIST工具有很多嵌入式运算法则可以选择，并且在有些情况下，允许用户灵活地定义他们特制的存储器测试算法。和逻辑测试一样，实时测试对于存储器也很重要。有些市场上出售的存储器BIST工具能够为实时存储器测试提供唯一的解决办法，从而改进测试质量，缩短测试时间。

随着存储器部分所占比重的日益增加，需要指出的一点就是：并非所有插入SoC设计的附属存储器都是大的嵌入式阵列。在设计中零星地增加许多小的分布式排列，注册文件以及FIFO呈现出增长趋势，这同时也提出了一个有趣的测试挑战。在许多情况下，设计电路包含上百个小型嵌入式阵列。这些嵌入式阵列可能非常小，以至于 只在BIST电路上的开销就足以让BIST无法工作。BIST电路可以比它要测试的存储器包含更多的逻辑单元。

阵列处在设计中与性能密切相关的区域，那里设计工程师无法承受BIST电路的影响。一种选择是：避开这些小型阵列，不对其进行测试，因为它们中只有一两个会对整体的测试质量有细微的影响。但当设计电路包含数百个阵列的情况下，不对他们进行测试则会对测试质量以及能够逃避最终制造测试的缺陷部件的数目造成负面影响。

在过去的几年中出现了一种叫做“宏观测试”的新的解决办法，专门用来对付小型分布阵列增加的问题。宏观测试是一种自动化技术，它允许用户定义他们想用来传递给嵌入式阵列的存储器测试模式(图3所示)。它利用ATPG和设计中现存的扫描单元来弄清楚如何将测试模式传递给嵌入式阵列。由于它采用了现存的扫描单元来传递测试模式，所以就不再需要任何附加的测试逻辑或BIST电路来测试这些小型阵列。此外，数百个小型阵列可以并行测试，从而缩短了测试时间与减少了待测数据量。

边界扫描

当前多数设计电路都进行一种边界扫描，这样做使得芯片串口I/O可被直接扫描，相互连接的端口也得到测试(图4所示)。边界扫描控制器作为SoC设计的标准模块也已出现，主要用来初始化和控制多个内部存储器BIST控制器。边界扫描目前是一个众所周知的文献式IEEE标准，一些测试软件商提供自动化解决方案。

和存储器BIST情况相似，一个RTL设计工程师能设计他们自己的服从IEEE标准的边界扫描链和相关的控制器。但是为了改善效率和市场周期，可以使用自动边界扫描工具从而使寄存器传输等级(RTL)设计师能够更加专心于功能设计的关键问题。自动边界扫描再最初的执行过程可节省数个周期，在随后影响I/O和装置管脚布置部分的设计中则节省的更多。如果存储器BIST和边界扫描方法能够结合，那么连接存储器BIST控制器和边界扫描控制器的整个过程则实现完全自动化。

SoC设计制造过程的测试的最终目的就是将坏的装置从好的装置中筛选出来，最终提高产品质量。制造测试进行的越仔细，有毛病的产品逃脱测试过程，到达终端消费者的可能性就越小。如上所述，最常用的测试技术(包括扫描、ATPG、存储器 BIST和边界扫描)目前都可以被用来实现测试逻辑插入以及最终制造测试模式生成的完全自动化。高质量制造测试和较短的市场周期并不完全冲突，DFT过程自动化就可让二者同时实现。

作者：Greg Aldrich