为满足上市时间窗口，找到提高新产品的利润率的办法不但非常重要，还是企业生存的根本，尤其是在当前的经济条件与市场不稳定的条件下。多数高科技电子公司采用适当措施削减成本，从设计、验证到制造过程，任意一个可能的环节都在考虑之内以改善生产率、降低成本。

在上述措施中，最见效的应属制造测试过程和DFT。如嵌入式确定性测试(EDT)等新技术，可将测试数据的占用空间和测试时间降为原来的十分之一，且对降低整体测试成本有显著作用。但是，该方法对于缩短市场周期的作用如何呢?芯片设计工程师如何才能最大限度利用DFT方法，以确保在改进测试质量的同时又能满足设计周期？

任何构造DFT方法的基础是扫描设计。扫描使得在设计中连续执行的大功能模块分隔为小的组合模块。扫描是标准的DFT基本组成单位，它负责将测试数据传递到电路内部节点，并观测它们的响应。采用目前包含数百万个门的芯片系统设计，扫描被利用以确保生成高质量的制造过程测试。

的确，扫描被认为是确保整个测试过程自动化的最基本的组成模块。假定扫描是已知的，让我们看一下芯片系统设计还需要什么其他的与测试相关的程序。

从结构上来讲，当前的SoC和多年前开发的那些系统并没有显著不同，最大的不同在于它们使用数量更多、体积更小的晶体管，因而运行速度更快。就装置的内部结构的测试而言，此过程可被分隔为两个基本部分：逻辑和存储。

测试逻辑模块

扫描和自动测试模式生成 是确保制造过程测试高效的必要选择。由于开发成本较高，功能测试策略在工业界被使用的越来越少。即使可能的话，采用该策略对拥有数百万个门电路的规模较大的系统设计的功能测试的有效性进行升级也已非常困难。简化ATPG和以扫描为基础的测试模式可直接而有效地解决功能测试模式存在的问题。

功能测试是指测试数据的传递只通过装置(如图1a)的功能模块运行来实现。因此，它并不利用扫描将测试数据传递到装置的内部节点。相反，功能测试依靠测试内部节点实现的，具体来讲它是通过装置的外部管脚来传递激励信号并对装置进行时钟触发，好像它即将正常工作。

对一个大的设计进行这种测试，并确保整个设计系统都得到充分的测试，不仅需要很多的体力劳动而且需要对系统设计及其运行情况有比较深入的了解。一个人能够预想到一个拥有5百万门电路的设计系统的问题，并通过努力去测试一些小的逻辑模块。但很多情况下，为了获得到达那个嵌入模块的正确测试数据往往要耗费数千个时钟周期的时间并调整最初的输入顺序。设计工程师必须弄清楚如何才能得到反馈到原始输出管脚的数据以观测潜在的失败。

从另一方面讲，使用以扫描为基础的测试方法可以更容易测试设计的内部节点，将问题简化为若干小的逻辑模块(图1b)。此外，扫描和ATPG能使测试方法生成的整个过程完全自动化，确保测试过程的高覆盖率，并且该过程是一个可预测、可重复的过程。目前，ATPG工具能够在数个小时内生成用于测试包含数百万门电路设计的高覆盖测试模式。

本质上来讲，ATPG已经成为进行静态缺陷(或)探测测试的标准工具。但是当装置的尺寸收缩时，只进行静态缺陷的测试恐怕是不够的。SoC设计高性能及高集成度的要求导致新型缺陷机制的出现?D迫切需要一种新型的测试方法。性能指标非常关键的微处理器推动对实时(at-speed)测试方法的采用。但是目前，即使0.13μm及低于0.13μm的标准IC过程也在实行实时测试以补充标准绑定(stuck-at)模式的不足。

当工业发展继续向更小的几何结构偏转时，越来越多与时序相关(timing-related)的缺陷的出现迫切要求所有的制造过程的测试都要采用实时测试的策略，因而生成实时测试的选择再次归结为以扫描为基础的测试模式和功能模式的较量。由于前面列出的原因，以扫描为基础的测试很快成为实时测试的标准。采用转换测试和关键路径分析的扫描技术日趋成熟，以至于多数情况下他们都能提供一个完全自动化的解决方法。

作者：Greg Aldrich