T代表Timequest，新一代ASIC功能时序分析器，支持业界标准的Synopsys设计约束(SDC)时序分析方法。

　　I代表Incremental Compilation—增量编译器，支持自下而上的设计流程，可以分别建立和优化设计模块。

　　P 代表PowerPlay—功耗分析和优化技术，能够对功耗进行自动优化，从设计概念形成到实施阶段，帮助用户提高功耗管理的效率。

　　S 代表SOPC Builder—可编程片上系统生成器，它避免了繁杂而又容易出错的系统集成任务，帮助用户迅速建立系统。

　　TimeQuest时序分析器

　　新的、使用方便的TimeQuest时序分析器提供完整的GUI用户界面，建立约束和时序报告，并提供ASIC功能特性，自然地支持Synopsys设计约束(SDC)格式，以及全脚本功能。TimeQuest时序分析器是 65nm 器件和未来工艺技术的默认时序分析器。 Altera 的 Quartus II 软件针对 65nm 和以前的设计继续提供标准时序分析器。

　　Altera建议在180nm、90nm和65nm工艺节点上都使用 TimeQuest 时序分析器。此外，还建议所有移植到65nm器件上的设计都使用TimeQuest时序分析器。

　　从基本的时序分析要求到高级时序分析要求，与标准时序分析器相比，TimeQuest时序分析器有明显的优势。

　　基本时序分析要求—TimeQuest提供使用方便的GUI，建立约束，查看时序报告。它提供和标准时序分析器相同的流程 ( 包括默认的时钟约束和 fMAX 报告 ) ，而不必再学习SDC或者其他的约束格式。

　　中间时序分析要求—TimeQuest能够自然地支持 SDC 格式。 TimeQuest简化了 SDC 的学习过程，提供按需的交互式报告功能。 与 标准时序分析器相比， 它能够建立更精确的时序行为模型 ( 例如，上升 / 下降时序模型 ) 。

　　高级时序要求— TimeQuest提供全脚本功能，建立约束，生成报告，管理时序分析流程。 TimeQuest支持高级报告，并且能够建立定制报告。 它对SDC的自然支持还能够轻松实现 ASIC 原型开发，或者移植为硬拷贝的结构化 ASIC 。

　　Incremental Compilation增量式编译器

　　Quartus II 软件首次实现了 FPGA 业界的渐进式编译功能，支持自上而下和自下而上基于团队的设计，缩短了设计迭代的编译时间，同时保持性能不变，使 Quartus II 软件成为高密度 FPGA 设计中效率最高的软件。使用 Quartus II 软件可以迅速完成高密度 FPGA 设计。

　　Quartus II 渐进式设计在功能上的改进包括了基于团队的工程管理流程，大大提高了团队设计的效率。在新的工程管理器界面中，用户可以生成所有的自下而上的设计分区工程，让每个工程师独立地进行开发和优化，然后将结果集成到整个设计中。在系统集成阶段，系统规划人员还可以对准备好的优化设计模块逐步进行集成，同时保持设计模块的性能不变。

　　通过缩短编译时间，用户可以由原来的每天只能迭代一到两次提高到现在的四到十次，极大地提高了设计效能。

　　渐进式编译功能使设计人员能够为综合和适配 / 逻辑布局确定物理和逻辑分区，如图1 所示。 

　　Quartus II 软件在处理设计时，保留用户指定的分区，能够优化特定分区而不变动其他分区。高级优化技术会导致编译时间增加，而渐进式编译功能则降低了这种影响，提高时序逼近性能，在特定设计分区上使用物理综合等高级优化技术，保持其他分区不变。

　　例如，如果顶部分区和 F 分区已经达到性能要求，那么用户可以只修改 B 分区或者打开物理综合功能，重新编译设计来进一步优化设计的总体性能。

　　用户可以方便地在 Quartus II 软件工程导航器层次视图中分配分区。 完成设计分区后，设计人员通过为每个分区设置一个网表类型属性，实现对设计处理过程的高级控制。

　　PowerPlay功率分析和优化技术

　　引入Quartus II 的PowerPlay功率分析和优化技术后，Altera在软件技术上领先的传统得到了进一步的巩固。PowerPlay技术可以使用户对动态和静态功耗进行精确地分析和优化。

　　PowerPlay使用户能够在早期设计概念到设计实施阶段过程中对功耗进行估算，如图2所示。

　　设计人员可以在设计概念产生阶段，利用PowerPlay前期功率估算器表单对静态和动态功耗进行估算。利用新的PowerPlay功率分析器功能，在设计实施阶段对功率进行精确估算。

　　利用PowerPlay功率分析器功能，通过前期功率估算器表单提高了功耗估算的精度。该表单包括：

　　·考虑器件资源使用和布局布线结果；

　　·考虑功能和时序仿真输入/输出激励；

　　·当仿真矢量输入无效时，对预期的设计节点工作速率进行统计分析。

　　PowerPlay生产详细的报告，指明哪种器件结构甚至是设计层次模块消耗了最大的功耗。图3列出了PowerPlay功率分析器报告。

　　SOPC Builder可编程片上系统生成器

　　在建立一个系统时，最耗时的任务是根据系统要求集成大量的组件。SOPC Builder避免了手动系统集成任务，使用户能够将精力集中在定制用户逻辑设计上，从而突出系统优势。Quartus II 设计软件的所有版本均包括SOPC Builder 系统生成工具。SOPC Builder具有：

　　·使用方便的 GUI 界面，帮助用户高效地建立并修改系统；

　　·自动集成常用的 SOPC Builder 组件、Altera知识产权 (IP)、Altera宏功能合作伙伴计划 (AMPP) IP，以及定制组件内核等；
 
　　·高效地连接外部处理器和SOPC Builder可用IP库，包括Serial RapidIO、千兆以太网、PCI和PCI Express；

　　·建立自己的可重用定制组件；

　　·生成系统 HDL，包括针对系统组件集成需求而经过优化的系统互联架构。

　　用户可以在全部或者部分FPGA以及MAX II CPLD 系统设计中使用SOPC Builder。采用SOPC Builder接口来选择元件，以及元件间的连接，用户会发现系统集成任务能够在几分钟内完成。SOPC Builder应用包括：

　　·构建定制Nios II 嵌入式处理器解决方案；

　　·采用外设扩展定制单机处理器；

　　·通过PCI接口连接至ASSP专用标准产品和CPU；

　　·构建数字信号处理（DSP）的协处理器。

　　例如，用户可以使用SOPC Builder和Altera Nios II处理器定义一个定制处理器方案，见图4。

　　同样，采用SOPC Builder元件编辑器功能，用户可以轻松实现几乎所有外部处理器以及DSP的接口。

　　如果用户使用SOPC Builder和SOPC Builder Ready的PCI MegaCore编译器，将容易构建通过PCI接口实现与这些ASSP以及外部处理器进行通信的系统。

　　采用SOPC Builder可以构建DSP协处理器，分担DSP器件的任务。还可以利用Altera FPGA并行DSP处理能力，提升系统的DSP处理性能。

　　SOPC Builder直观的用户界面使用户能够轻松地选择元件，进行参数赋值，选择元件间的连接，生成包括互连在内的完整系统，自动生成方便软件工程师使用的存储器映射头文件。

　　结语

　　Quartus II T.I.P.S方法能够提高PLD的设计效能，是行之有效的捷径。

　　用户和充分利用Altera公司提供的资源，免费下载最新Quartus II软件：www.altera.com.cn/download，以及Quartus II 开发软件7.1文档：http://www.altera.com.cn/literature/lit-qts.jsp。

　　另外，“Show me, Guide me, Test me”, 是一个集成在Quartus II中非常好的学习工具，用户可以在安装完Quartus II 软件后，从HELP菜单中TUTORIAL栏里获得