几年前SystemVerilog硬件描述语言(HDL)登场的时候，这种语言承诺具有真正的开放性和互操作性。那时的广告宣称HDL允许设计工程师构建测试基准，并在可定期和再次复用的验证IP(VIP)中捕获这些测试基准。此外，这些验证测试基准和IP将可以在不同EDA供应商的平台和分布式环境之间移植。

　　但是结果名不副实，已经出现SystemVerilog用户对EDA供应商怨声载道的情况，因为这些供应商的验证方法学并未能实现他们当初承诺的某种形式的可移植性。最终，至少两家大EDA供应商已经确定将要中止这种糟糕的局面。

　　Cadence Design Systems和Mentor Graphics公司将推出针对设计工程师和验证工程师的开放式验证方法学(OVM)，这是一种独立于工具的联合方法学，它可以促进数据可移植性和互操作性。其内部具有经过时间考验的用于VIP的互操作性机制、事务级和RTL模型以及与在生产流程中普遍采用的其它语言的完全集成。OVM还将包括鲁棒的类库，并将以源代码格式提供。

　　开放式验证方法学的类库采用SystemVerilog语言，并且可以任何兼容的仿真器上运行。它为创建验证IP提供框架，并为使用类库提供指导。

　　OVM的类库采用SystemVerilog语言，并且可以任何兼容的仿真器上运行。它为验证环境提供构建块(对象)以及一组公用的低级别实用程序。这种方法学本身为创建验证IP提供框架，并为使用类库提供指导。

　　Cadence和Mentor公司已经将这两种技术和资源用于方法学和库的基础开发中。这种方法学将以标准开放式源代码许可证Apache License 2.0版本的形式提供。它还与这两家公司的现有SystemVerilog验证方法学后向兼容。

　　“我们两家公司都有许多系统导向的共同客户，他们都希望能够从对系统的阻碍中摆脱出来。”Mentor Graphics公司设计验证和测试部的战略发展总监Dennis Brophy表示。

　　按照于2007年第三季度向早期适用者展示，第四季度投入生产的计划，两家公司仍然有很多工作要做。一方面将于明年增加更多功能，另一方面必须就有关如何管理外部版税做出决策。