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| 基于SOC的FPSLIC硬件实现分组加密算法 | |||||
作者:徐燕红 张… 文章来源:本站原创 点击数: 更新时间:2008-2-4 ![]() |
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美国Atmel公司生产的AT94K系列芯片是以Atmel 0.35 的5层金属CMOS工艺制造。它基于SRAM的FPGA、高性能准外设的Atmel 8位RISC AVR单片机。另外器件中还包括扩展数据和程序SRAM及器件控制和管理逻辑。图1-1是Atmel公司的FPSLIC内部结构图。
AT94K内嵌AVR内核,Atmel公司的FPSLIC可编程SOC内嵌高性能和低功耗的8位AVR单片机,最多还带有36KB的SRAM,2个UART、1个双线串行接口,3个定时/计数器、1个8 8乘法器以及一个实时时钟。通过采用单周期指令,运算速度高达1MPS/MHz,这样用户可以充分优化系统功耗和处理速度。AVR内核基于增强型RISC结构,拥有丰富的指令系统以及32个通用工作寄存器。而且所有通用寄存器都与算术逻辑单元ALU相连;另外,在一个时钟周期内,执行单条指令时允许存取2个独立的寄存器,这种结构使得代码效率更高,并且在相同的时钟频率下,可以获得比传统的CISC微处理器高10倍的数据吞吐量。AVR从片内SRAM执行程序,由于AVR运行代码存储在SRAM中,因此它可以提供比较大的吞吐量,这样可以使其工作在突发模式上。在这种模式上,AVR大多时间都是处于低功耗待机状态,并能在很短的时间里进行高性能的处理。微处理器在突发模式运行模式下的平均功耗要比长时间低频率运行时的功耗低得多。FPSLIC的待机电流小于100 ,典型的工作电流为2-3mA/MHz。在系统上电时,FPGA配置SRAM和AVR程序SRAM都能自动地通过Atmel在系统可编程串行存贮器AT17来装载。 2 FPSLIC硬件的设计实现: 2.1 硬件实现框图
图2-1系统硬件实现框图 一个典型的FPSLIC设计通常应该包括以下几个步骤: 3. 预先建立一个FPGA的硬件仿真程序文件。 4. 设置和运行AVR-FPGA接口设计。 5. 运行布局前的联合仿真Pre-layout Converification(这一步是可选择的)。 6. 运行Figaro-IDS进行FPGA的布局布线。 7. 运行布局后的联合仿真Pos-layout Converification(这一步是可选择的)。 8. 器件编程数据下载与实验验证。 我们以DES数据加密为例,(新建的工程名为lab1.apj,AVR仿真程序文件为desjiami.asm,FPGA的硬件仿真程序为Count.vhdl)。 2.2 编译AVR的仿真程序软件
图2-2 串口通信连接指示图 3. 选择4MHz时钟,即在实验板上将JP17设置在靠近板子内侧位置,而将JP18不连接,也就是将其连接跳线拔掉。 6. 打开电源开关SW14,即将它调整到ON位置。这时候实验板上电源发光二极管(红色)发光,表示实验板上已经上电。这样,硬件就连接完毕,等待下一步的数据下载。 7. 单击OK按钮,即生成数据流文件,它将下载到ATSTK94实验板的配置存储器中,这时,Atmel的AT17配置可编程系统(CPS)窗口被打开,如下图2-3,并自动给器件编程。
图2-3 FPSLIC控制寄存器设置对话框
从上面的串口调试软件可以看出,DES算法的仿真是正确的也是可以在实际中应用的。同理,可以通过以上的方法来实现DES解密和AES等其它的分组加解密。 |
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