有限的元件时序知识
编写RTL代码的开发者必须估计构成设计的结构块的传播延迟，并且必须确保它满足顶级定时限制。除了像门这样的简单逻辑之外，这个任务是特别具有挑战性的。设计工程师一般都会“根据推测估算”比门更复杂的任何逻辑的传输延迟，如复用器、ALU、RAM、CRC和FSM。估算是根据相似设计的经验或者根据大致尺度进行的。

错误的计算经常发生，同时产生不满足定时目标的综合门级排线表列。为了纠正不匹配情况，设计工程师必须重写部分(或者所有)RTL代码。因此，在定时聚合之前需要使用RTL综合工具的多个迭代。

相比之下，通过映射RTL和门结构，然后对那些结构执行定时分析，体系结构综合可以自动化每个元素(不管是复杂结构还是简单逻辑，包括硬件元素之间的互连)的传播延迟计算。这样自动化计算工艺准确定时也对缺乏经验的设计工程师进行设计有所帮助，并且排除了错误的假设。

需要进行体系结构探索

任何设计都可以通过几个不同的硬件结构之一来实现，并且仍能满足设计目标。但是，考虑到在竞争激烈的电子工业中，通常指定给制造复杂器件的团队的时间表非常紧，因此在RTL级别找到合适的体系结构可能是不可能的。

在RTL流中，通过显式对机器状态、要在那些状态中执行的操作、存储临时值的寄存器以及构成设计的任何其它结构细节进行编码，开发团队可以确定以HDL描述的设计体系结构。因此，改变体系结构需要设计的整个RTL描述，以便重写。由于设计的吞吐量可能已经改变，因此它还可能强制重写测试平台。

在体系结构综合流程中，设计团队可以通过切换目标库来探索各种性能和成本的不同结构。他们也可以修改面积、资源数量和类型、状态数、时钟周期或者设计等待时间等设计目标，并且再综合相同体系结构HDL代码。只要设计的I/O协议不改变，就可以重复地使用同一测试平台。

转换工艺技术

进行体系结构探索的注意事项同样适用于转至不同的工艺库。用一种工艺技术执行得最好的微体系结构可能在使用另一工艺时产生很差的结果。当更改RTL流程中的目标库时，工艺技术优化的微体系结构可能需要重写，以获得最佳结果。在体系结构综合流程中，设计团队可以再综合目标为不同工艺库的同一体系结构HDL代码，并且生成一个为新库优化的新排线表列。

规范并非完全不变

在编码阶段开始之前，RTL设计方法需要对设计体系结构有完全而深入的定义。由于设计规范的所有细节都必须明确地确定，因此RTL开发者可以制订出最终的体系结构并完成编码。如果在RTL开发团队得知规范更改时编码已经开始，项目时间表将出现极大的混乱，并且会发生代价惨重的失误。

体系结构设计流程不需要完整而详细的设计体系结构来执行实现任务。因此，开发团队可以通过只对设计的功能性HDL描述进行较小更新即可作最后的更改。

IP的创建

体系结构综合是创建软知识产权(IP)宏库并且推进其普及的理想技术。两个问题减缓了软IP宏的使用速度。首先，不像在设计中无需定制的“即插即用”的硬宏，以RTL编写的软IP宏需要对主机电路进行部分的重新设计。这给开发团队带来了无法预见的负担，从而延迟项目进度。相比之下，称为POCA功能模型的软IP宏仅在I/O协议级别上受限制，并且通过较小的编辑即可参与设计。

其次，以RTL编写的软IP宏在转向使用不同的工艺技术时需要对其代码进行部分重写。但是，在结构级描述的软IP宏不需要定制。它可以通过综合将新库作为目标来适应不同的工艺技术。对于支持从任意给定设计的变体中创建的系列，在结构级描述的软IP宏是理想选择。

作者：Taher Abbasi