新的硅工艺技术节点每18个月更新一次。每个工艺节点都使芯片内门的数量翻倍。除此之外，具有7.2 ps门延迟和10层互连的新90 nm技术提供了集成超过1亿逻辑门的容量。这个技术在设计方法方面具有深远的影响。
传统上采用分治法(divide and conquer)进行复杂的IC设计管理。但是采用该方法十多年之后，片的数量提高了其自身的复杂性。解决这个问题有两种方法：使用更大的片或者使用更多抽象。

第一个方法需要基于全新方法的新一代寄存器传输级(RTL)综合工具来综合问题。应用于这些新解决方案的案的不断增加的修订和补丁尚未跟上硅技术的发展。

其中一个比较严重的方法问题与使用综合工具有关，这些工具的容量和运行时相关限制尚未跟上工艺技术的前进步伐。使用旧综合技术的大多数设计工程师为设计创建了超过必需数量的子块。如果我们观察一下高性能设计流程，使用旧综合工具的具有50兆个门的设计，我们就会期望设计被细分成大约500个具有50至100k个门的模块(图1)。

当然，创建这500个芯片分区需要花费时间和工程支出。然而更加严重的是，这个增加的分区成本在整个设计流程中持续上涨。实际上，在整个设计流程和设计数据复用的过程中还引起了管理过多块的额外复杂性的支出。这些成本包括：

设计工程师必须编写比编译设计所需的更长的综合脚本。对于一个仅仅几百万门的设计，超过3000行的脚本不足为奇。当编译脚本比RTL代码更复杂时，是重新考虑设计策略和工具的时候了。

脚本一旦编写出来，就必须进行调试。显而易见，调试几千行脚本比调试几十行脚本复杂。设计错误和项目延迟通常源于这些复杂问题。这个晦涩难懂的脚本编制语言绝非自文档化。

这些脚本必须在项目的整个生命期以及设计数据的有用生命期里得到维护。过期并且过于复杂的编译脚本会妨碍设计和脚本复用。这已成为专业综合脚本编制的工具操作员的家庭手工业中的巨大优势。

初级工程师面临着艰巨的学习任务，他们需要精通进行超分区设计策略工作所需的晦涩难懂的工具知识。这意味着经验最丰富的工程师的注意将以工具为中心，而不是以设计为中心。这种注意力的转移是微妙的，但是很明显，这是个很大的潜在问题。

第二种方法是增加抽象来防止复杂性逐渐升级。但它已出现一些障碍和风险，必须解决这些问题，它才能真正被视为是可行的。

作者：Taher Abbasi