RTL移交(signoff)看起来正在得到越来越多设计师的支持，这一先进概念是指主流ASIC设计师跳过综合和IC版图设计步骤，直接在RTL级(寄存器转移级)移交一个设计。尽管这一具有深远意义的设计业革命有望在设计工艺趋向65nm时获得更多人的青睐，但它还取决于新工具的开发情况，特别是能够精确评估硅片中实现内容的硅虚拟原型工具。

RTL移交对IC实现工具供应商来说是条“坏消息”，Gartner Dataquest公司EDA首席分析家Gary Smith表示。随着设计师转而采用电子系统级设计工具和RTL移交，今天的RTL和物理层设计工具的销售步伐将逐渐变得缓慢下来，他说。

但对硅虚拟原型供应商来说，RTL移交将是条好消息，这也是Monterey设计自动化公司和Cadence设计系统公司等EDA供应商最近潜心于这一领域的一大主要原因。另外，像IBM微电子和LSI Logic公司等ASIC供应商已经开始有选择地采纳RTL移交这一做法。

Smith认为，65nm节点时出现的可制造性设计(DFM)问题是如此困难，以至于只有熟练的高级用户或ASIC供应商才有能力处理好芯片设计中的物理实现。主流用户最开始会使用系统级工具，但最终将采用硅虚拟原型，他表示。

“在65nm设计节点处，设计与制造间的隔阂将被消除。”Smith指出，“大多数ASIC设计师不希望有那么一种隔阂存在，他们已经预见到了65nm设计时代将会遇到的问题，因此不希望中间有任何的障碍。”

ASIC设计师将在65nm设计节点处遇到强大的挑战，这不仅包括IR下降和漏电流等纳米效应问题，而且还有工艺的可变性(当工艺尺寸越来越小时工艺可变性问题会变得更加突出)。因此设计师需要新的统计工具来帮助预测和最大化良品率，同时还需要新的故障模型和内置测试能力。

Smith的观点一直以来备受争议，但最近支持率在上升。LSI Logic公司ASIC技术营销部总监Jeff Vanderlip认为，大多数ASIC设计师在65nm时转向RTL移交是“相当有可能的”。不过，关键是要能得到合适的工具，例如硅虚拟原型工具，它能准确预测裸片尺寸和性能，同时允许用户写出完整精确的时序约束。

IBM微电子公司ASIC技术经理Aidan Kelly表示，他“大体上”同意Smith的预测。“随着设计工艺向90nm及以下延伸，设计将变得越来越困难。”他说道，“不只是面积和时序问题，还有功耗、噪声、良品率、可靠性和制造性问题。我们应该是最懂行的人，但我的意见是我们必须重新认识90nm以后的所有设计技术。”

“我相信这是一个总的变化趋势，”Cadence设计系统公司市场开发部副总裁Charlie Huang也强调，“普通用户可能将借用某些原型工具从门级转移到RTL级。”

Cadence在2003年4月收购Get2Chip公司即是Cadence创建硅虚拟原型工具策略的重要组成部分。据Cadence实现事业部执行副总裁Lavi Lev透露，这样的工具通常包括二个组件，即物理原型和快速综合，其中快速综合是与用于布局布线的假设推测分析功能结合在一起的。因此，Silicon Perspectives原型技术与Get2Chip综合的有机结合是向终极目标迈出的重要一步。

新思公司对RTL移交持相当怀疑的态度，认为这只是对应100nm以下工艺的多个策略中的一个。虽然65nm工艺时制造问题将更加突出，但业界会适时推出在IC实现流程中解决这些问题的方案，新思公司RTL和FPGA综合营销部总监Gal Hasson表示。

“新思目前正在与它的半导体合作伙伴开展紧密合作以增强Galaxy设计平台的可制造性设计能力，这将允许设计师在65nm节点时还能够继续采用他们偏爱的实现模式。”他说。

Monterey设计自动化公司也表示，工作重点将重新调整到其将要推出的虚拟原型工具Calypso。

Icinergy、InTime、Magma设计自动化公司、新思和Tera系统公司等供应商的工作重点现都已转移到设计规划和原型工具上来了。

选择过程

IBM和LSI Logic公司都准备采纳RTL移交这一新流程，但这不是一朝一夕的事。

IBM的RTL移交流程采用了Tera系统的TeraForm原型工具和IBM的综合工具。Kelly认为，这二种工具的结合能够产生良好的时序和面积信息，并能为RTL底层规划的创建提供足够的信息。不过，目前这种流程的目标设计还不能太复杂，RTL功率和IR下降分析功能还需要进一步开发，他透露。

同样采用Teraform的LSI Logic公司也正在有选择地采用RTL移交流程。Vanderlip认为，采用RTL移交流程后，LSI logic公司能够在设计方面做得更好。另外，可能需要对RTL作某些方面的改进或修改才能满足设计要求。即使LSI公司取得了RTL代码，LSI公司也可能为了完成时序验证和移交而向用户交付门级网表，他补充道。

“问题的关键是设计师是否能够在移交前产生并确认完整和准确的时序约束。”Vanderlip指出，“硅虚拟原型工具必须能够帮助设计师做到这一点，不过现在还相当困难。”

Vanderlip认为，当前的原型工具还没有足够的速度和准确性来满足大批量RTL移交的要求。

但Vanderlip相信技术的发展不仅会推动产业采纳RTL移交这一新流程，而且有可能更进一步发展为他所说的C或SystemVerilog等语言级的“规范移交”。

诚然，有一件事是不会改变的，Vanderlip表示：“ASIC项目一直以来并且今后还会使用户与ASIC供应商之间保持很强的交互性。”

作者：葛立伟