Lattice中国区销售总经理梁成志。

为什么Lattice在进入FPGA市场的第一年就能取得这么好的成绩？

我想这里面可能有三个层次的深层原因：第一，针对Altera和Xilinx在高端有Stratix和Virtex、在低端有Cyclone和Spartan产品的情况下，我们选择了从中端切入的策略，从而在刚进入FPGA应用市场时能够有效地避免与已在高端和低端市场确立了自己领导地位的Altera和Xilinx发生正面冲撞，二年多来的实践证明这一策略是非常正确的；第二，我们在满足市场要求的严格质量前提下做出了自己的产品特色，例如，我们的低端LatticeECP2/M FPGA产品在保持对Cyclone和Spartan价格竞争力的前提下，再增加了一些切合用户实际应用需要而主要竞争对手还没有的功能，如更多的高速串行接口、更多的I/O口、128位AES加密和更大的内部存储空间等；第三，系统制造商心里也期望市场能涌现出较强的第3个FPGA供应商，因为这样才能形成稳定的三足鼎立之势，促进市场的有序竞争，并帮助它们稳定供应链和进一步降低运营成本。

目前FPGA和CPLD在哪些主要应用空间具有不可替代的关键地位？

目前FPGA和CPLD的目标应用主要可分为以下三大类：低成本应用、对价格敏感的高性能应用、以及需要极高性能的应用。第一类应用包括等离子或LCD TV、VoIP、机顶盒、图像渲染、音频处理和控制逻辑，第二类应用包括企业联网、GPON、企业存储、无线基站、协议转换、网络交换、图像滤波和存储器桥接，第三类应用包括光纤联网、SDH线路卡、下一代40G光通道卡、局域网交换机、DDR3存储器测试仪、高端服务器、背板高速接口、数据包成帧和分拆、高速存储器控制和高速信号处理。

Lattice目前主要有哪几条产品线？它们各针对什么目标应用？

Lattice目前主要有4条产品线：针对低端市场的低成本FPGA LatticeECP2/M、针对高端市场的系统级高性能FPGA LatticeSC/M、带嵌入式闪存的非易失性FPGA LatticeXP和MachXO、以及混合信号PLD ispClock和Power Manager II，LatticeECP2和LatticeECP2M的主要区别是后者还带有SRAM存储器，LatticeSC和LatticeSCM的主要区别也一样。LatticeECP2的目标市场是第一类低成本应用，它主要与Cyclone和Spartan进行竞争。LatticeECP2M的目标市场是第二类应用，它主要与Stratix和Virtex进行竞争。LatticeSC/M的目标市场是第三类应用，它主要与Stratix-GX和Virtex-FXT进行竞争。LatticeXP带有闪存，因此它特别适用于对瞬时上电、安全性和现场逻辑升级能力有特殊要求的应用。MachXO系列产品将CPLD和FPGA的特性组合在一起，特别适用于诸如总线桥接、总线接口和控制等应用(传统上，这些应用大都采用CPLD或者低容量的FPGA来实现)。Lattice的可编程混合信号器件Power Manager II和ispClock分别将电源管理和时钟管理器件与CPLD集成在一起，它们的设计应用目标是尽可能地消除PCB板上的分立器件和降低系统设计风险。

Lattice目前4条主要产品线的性能特点和应用特点分别是什么？

这4条主要产品线都根据它们的目标应用进行了特别的性能优化。具体来说，LatticeECP2/M低成本FPGA系列重新定义了低成本FPGA，集成了以前只有高成本、高性能FPGA才有的特点和性能，使其在更低的成本下拥有更多最佳的FPGA特性，例如，LatticeECP2具有高达1.1M位的RAM块、533Mbps DDR/DDR2控制接口、128位AES加密，支持双重引导、高达36×36宽度的sysDSP块、750Mbps速率的SPI4.2以及840Mbps的普通接口；LatticeECP2M具有高达5.3M位的RAM块、16个3.125Gbps的高速SERDES、每个信道的功耗低至100mW，支持PCIe、CPRI、SRIO、SATA、1GbE和FC等多个其它标准。

低成本FPGA LatticeECP2M集成了以前只有高成本、高性能FPGA才有的特点和性能。

LatticeSC/M根据当今基于连结的高速系统的要求而设计，是针对当今高性能通信应用的系统级解决方案，它具有15K至115K四输入查找表、139至942 I/O、700MHz全局时钟、1GHz边沿时钟、4至32个600Mbps至3.8Gbps SERDES、SPI 5、SONET、XAUI、1~7.8Mb嵌入式RAM块(500MHz)、额外的240K至1.8Mb分布式RAM，每个LatticeSC/M器件具有8个PLL，工作频率高达1GHz。针对低成本、系统级的集成，LatticeSCM系列还提供了低功耗、低成本的结构化ASIC块(即工程预制的IP块MACO)，目前可提供的工程预制IP块包括PCIe、SPI4.2、GbE和DDR。

LatticeXP FPGA和MachXO跨越式PLD最大的性能特点是可满足许多重要应用的无缝在系统更新要求。我们知道，一个应用要提供无缝在系统更新能力必须满足四个要求。首先，它必须能够通过一个嵌入式的微处理器来在系统更新逻辑。其次，总体配置时间必须相对较短。再次，在更新过程中，必须能够控制器件的I/O。最后，在配置完成之后、I/O控制交还用户之前，必须对器件状态进行初始化。LatticeXP和MachXO具有目前业内唯一能够满足无缝现场逻辑升级要求的双重SRAM和Flash配置空间结构。这种双重的配置空间可以将FPGA无法处理输入的时间降低到小于2ms，比其它解决方案小了一个数量级。此外，边界扫描及编程电路的独特性能使得器件能够在FPGA或PLD恢复正常工作之前，被初始化到一个恰当的状态。

现场逻辑升级可以让设计者修复缺陷、对标准的改变做出反应、升级设备以及增加额外的服务，它使得系统开发人员拥有空前的灵活性，也因此越来越多地成为众多应用的必备性能。与此同时，对系统可靠运行时间的要求提高到“5个九”(99.999%)的应用也在不断增加，LatticeXP和MachXO的TransFR是目前业界唯一的一种能在不中断系统运行的情况下更新逻辑的解决方案。

Power Manager II集成了智能电源定序和精密故障监控技术，具有采用数字闭环技术实现的电源电压裕量控制及调整功能，而且所有这些都实现在一个单片低成本芯片中！ispPAC电源管理器件Power Manager II综合了Lattice创新的ispPAC和CPLD工艺，其可编程的模拟输入能为多个供电节点(最多达12个)提供精确的同步监控，与此同时耐用的片内CPLD又能最有效地产生控制信号，用于电源定序和监控信号的产生。

IspClock系列器件提供了一个创新的复杂时钟网络解决方案，它的主要设计目标就是尽可能地简化当前的多时钟树网络设计，以尽可能地不使用各种零延时缓冲器、扇出缓冲器、终端电阻器、延时线以及弯曲的时钟走线布局！ispClock器件能够被编程而产生多个时钟频率，对每个输出进行时钟走线长度差异的补偿，精确地匹配走线阻抗并且用不同的信号要求来驱动时钟网络，而且所有这些都是在满足严格的相偏和抖动标准的情况下！

Lattice计划什么时候推出65nm FPGA？

与我们的主要竞争对手不同，Lattice在公开新产品的开发信息方面是比较保守的，虽然我们一直在进行65nm FPGA的研发，但在没有正式量产前，我们一般不会向外公开发布这方面的信息。

你认为导致Lattice当年在PLD市场急剧下滑的主要原因是什么？

要说清楚这个问题，首先我们应了解PLD市场的结构。在上世纪八十年代到九十年代初期，整个PLD市场的分布结构为：CPLD占70%，FPGA仅占30%，可是到了今天，这一市场分布结构已彻底颠倒过来，变成CPLD仅占10-15%，而FPGA则占到85-90%。在上世纪八十年代，Lattice一直在CPLD供应市场上保持着技术领先者的角色，也许是这一领先角色带来的优越感让当时Lattice的管理层产生了一个战略幻觉，即CPLD在未来仍将主导PLD市场的发展，并由此做出了一个现时看来战略性的错误决策，即花5亿现金在1999年收购了AMD旗下专攻可编程逻辑器件的全资子公司Vantis，以全力保持和增强在CPLD产品市场的技术领先地位。收购完这家公司以后不久，PLD市场开始急剧地一面倒向FPGA。但此时的Lattice已再无余力投资FPGA产品的开发，只能心不甘情不愿地眼睁睁看着Altera和Xilinx一天天坐大。