一、系统概述
信道编码器是通信产品中的一个重要的组成部分，信道编码器中有很多IP核。这里提
出了一个最优的信道编码器的设计方案，这个方案利用在ALTERA器件中的软IP核来降低
程序的调试时间。

 
显而易见，在低信噪比条件下，这个通信系统中所有的编码器以及解码器对于实现无误差通信都十分重要。
    这个方案的目的是：利用嵌有软核处理器Nios的ALTERA APEX 20K200E型FPGA芯片来实现最优信道编码技术。
ALTERA除了提供Nios处理器的软IP核外，还为Nios处理器提供了很多外部设备。

三、设计描述
 1．仿真
 作为这个方案的一部分，我们已经成功地在ALTERA APEX 20K200E型FPGA芯片的开发平台上利用外部设备测试了Nios处理器，开发平台上的按钮作为输入设备产生数字编码，矩阵键盘可以通过开发平台上已有的10端口来与Nios处理器相连接，所输入的数字编码通过存储于开发平台上面的闪存芯片中的编码进行校验。具体实现方式为驱动两组LED，其中每组5个LED。FF表示失败，AA表示通过。ALTERA的Nios处理器以及通用异步收发器、定时器以及并行10这样的外部设备占用200／6的ALTERA APEX 20K200E型FPGA的资源，剩余部分的FPGA逻辑单元将被用来实现信道编码器、解码器以及相关逻辑。

2．信道编码及解码
信道编码以及解码技术有助于在低信息速率的条件卜，提高信道中的数据传输的可靠性。
 现在已经有很多信道编码技术，其中应用最广泛的是RS编码和卷积编码。这些技术广泛地应用于WiMAX、无线局域网、ADSL以及许多其他的通信标准中。
 本文提的方案目的在于应用RS编码器及解码器和卷积编码器及解码器，剩余的80％的ALTERA APEX 20K200E型FPGA的资源将被用于编码器、解码器以及必要的外部设备。
四、总结
 本文应用了ALTERA APEX 20K200E上的IP核，应用APEX 20K200E中的Nios处理器将编码和解码设备相连，通用信道编码及解码设备可以通过外部接口进行配置。Nios处理器可以间接地配置编码及解码设备。