FPGA，开创系统开发新天地" target=_blank>Actel公司为履行其提供和支持高功效解决方案的承诺，全面提升了其Libero集成设计环境(IDE)的效能，进一步简化采用其现场可编程门阵列(FPGA)产品进行系统级设计的过程。Actel的Libero IDE v8.0现备有名为SmartDesign的全新设计输入项目功能，可让用户在更高的抽象层面完成设计，大大缩短FPGA的设计和开发时间，从而加快客户产品的面市。升级的工具套件支持Actel所有FPGA产品，包括以Flash为基础的低功耗ProASIC3和静态功耗仅为5μW的IGLOO FPGA，以及混合信号电源管理FPGA，即单芯片Fusion PSC(可编程系统芯片)。

SmartDesign是Libero IDE v8.0的一个关键功能，可让用户以图形化方式创建，然后自动抽象出各种基于构件的系统设计并转换成已完成综合(synthesis-ready)的VHDL或Verilog部件。这种以图形化方式实现的构件设计输入项目功能支持Actel丰富的DirectCore和SmartGen IP核库中的各种预制构件，同时也支持采用HDL或Synplify DSP生成的用户定制构件，以及用Actel的CoreConsole工具生成的处理器子系统。

基于SmartDesign构件的系统级设计环境

创新的SmartDesign具有输入源文件部件的功能，比如将SmartGen和 CoreConsole配置的IP核和处理器核、HDL模块、Actel提供的宏单元，以及Libero生成的构件能以图形化方式组合在一起，并以模块化视图显示在构件视图中的白板“画布”(canvas)上。SmartDesign提供名为“catalog”的列表功能，能够列出广泛的IP核、宏、HDL模板，以及总线接口；让用户选择所需的元素，然后拖放到“画布”中。因此，SmartDesign利用现有设计的可重用性，为将来采用System Verilog语言、DSP、混合软件/硬件模块来实现的模块化设计铺路。

除了采用SmartDesign设计外，还可通过“SmartGuide”功能为用户建议与设计相配的兼容总线和IP核，这项功能也可用作设计规则检查，确保构建的连接正确。当设计完成后，将生成出已进行综合的HDL源代码文件。由于许多连接都由 SmartDesign中的SmartConnect 功能自动完成，因此Libero IDE v8.0能够为设计人员节省时间和减少错误。

新功能简化Fusion电源管理设计

Libero IDE v8.0加入了升级的FlashPro 6.0软件，为Actel屡获殊荣的混合信号FPGA系列产品Fusion带来额外的支持。配合使用FlashPro 编程器，新版的IDE 软件能够进一步简化Actel的 IGLOO/e、ProASIC3和Actel Fusion器件的编程。FlashPro中名为FlashPoint的新增功能允许用户独立于Libero 或Designer来修改和编辑FlashROM的安全设置，从而增强设计修改的灵活性。这样，用户就不必通过综合重新运行设计，也省去了布局布线和程序文件生成的工序，大大地缩短了总体的设计时间。

对于Fusion产品，FlashPro的FlashPoint功能可进一步支持用户对Fusion内嵌Flash存储器的独立编程。用户可高效地重新编程存储在内嵌 Flash 存储器的电源管理的模拟参数和系统代码。

供货

Actel Libero IDE 8.0 Platinum(白金)版本可运行于Windows和Linux平台上；受限制功能的Gold(黄金)版本则供用户免费在Windows平台上使用。所有版本均提供一年期可更新的使用许可证。要了解有关产品的价格详情，请与Actel联系。