Lattice近日宣布其LatticeECP2M系列FPGA器件研制成功并将量产，该系列FPGA密度为20K LUTS~95K LUTS，共有5个型号。

于2006年末开始着手研发，通过利用300mm晶圆开发先进的90nm CMOS工艺 ，LatticeECP2M 系列FPGA是业界首批低成本FPGA，可提供高速嵌入式SERDES I/O和一个预制物理编码子层（PCS）块。之前，速度超过3Gbps的高速嵌入式SERDES串行I/O仅用于价格相对较贵的高端FPGA中。在低成本FPGA架构中集成这一功能将使得这一高性能接口技术在不断涌现的、关注成本的市场中得到更广泛的应用，如高容量通信、消费电子、汽车、视频和工业设备市场。

LatticeECP2M系列FPGA 对低成本和高端FPGA的价格/性能进行平衡。LatticeECP2M器件还极大地提高了片上存储容量以支持更高带宽、基于SDREES的应用。LatticeECP2M嵌入式块RAM存储容量从1.2 Mbit 提高到了5.3 Mbits，较同类低成本架构提高了400%。

LatticeECP2M FPGA具有包括375 MHz模块级性能、18x18乘法器、嵌入式存储器、预制533 Mbps DDR2存储器接口支持、高输出SPI4.2支持、位流译码和双引导配置支持等特点。通过加入4~16个3.125 Gbps SERDES通道，LatticeECP2M FPGAs可满足众金多消费者对可用于PCI Express和基于以太网芯片-芯片和小尺寸低板应用的低成本SERDES功能的需要。

成本优化SERDES架构具有丰富的特性。集成在LatticeECP2M系列FPGA中的SERDES设计用于成本有效、功率有效（功耗低至100mW) 、基于模块的架构(配置有1~4个模块)具体模块数取决于器件的大小。每个模块有4 个SERDES通道（4个完整的TX和RX通道）并支持270 Mbps~3.125 Gbps的数据率。

芯片上布有包括8b/10b编码、一个以太网链路状态机和数率匹配电路的柔性PCS层。SERDES/PCS组合设计用于目前最常见的基于数据包的协议，包括PCI Express、 Gigabit Ethernet、 Serial RapidIO和无线接口标准(OBSAI和CPRI)。

SERDE、高性能DSP 和低成本FPGA架构整合在一起对那些需要将串行协议与其无线基站、射频网络控制器、DSLAM和其它“最后一里集”合设备以实现三网合一业务技术（triple play）的边缘安全和访问系统（Edge and Access system）供货商十分有吸引力。希望实现低成本信号处理的大容量存储器、高速服务器、医用拍片和工业设备系统设计者们也将从LatticeECP2M系列FPGA独一无二的特性中受益。

设计工具和IP支持

LatticeECP2M器件的设计支持已由带Service Pack 1的最新版ispLEVER设计工具包Version 7.0的验证。ispLEVER设计工具在一个软件包支持所有Lattice数字器件，且得到了Mentor Graphics和Synplicity的仿真和合成支持。

用户可根据自己的需要通过IPexpress design flow(设计流程)对一系列IP模块进行设置。IPexpress-支持的功能包括PCI Express、SGMII、DDR1和DDR2存储控制器及SPI4.2

相关信息

* 什么是FPGA？

FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。