“verilog 一写 CPU 就出来了”我第一次听到这话是在大约15年前，当时中国唯一的一家 CPU 公司的老板，经过一位 CADENCE 销售经理一番攻心洗脑之后宣布的。当时这位销售的太太 -- 一位在 CADENCE 写逻辑综合程序的工程师，作为技术支持正在公司作培训，赶快对工程师们解释说：电路综合只是为了提高设计效率，不是代替电路设计的。那家 CPU 公司至今都没有“写”出有商业价值的 CPU 来。去年臭名昭著的“汉芯”据说也曾“写了一个内核”。论坛上也不时有网友宣布一个星期或几天就可以“写”出一个 CPU 来，“芯片专家”网友最近的帖子也指出“龙芯”也是“写”出来做逻辑综合的。
verilog 是非常有用的硬件描述语言，与传统的电路图和网表相比，它不但可以描述电路结构，也可以描述电路功能，因此成为逻辑综合的理想输入表达。但它仅仅是设计工具而已，不能代替工程师的知识，或者说写不出来你自己都不知道的东西。因此不同的工程师写出的 verilog 描述会非常不同。写 一个 verilog code 然后做一点逻辑仿真与设计出 CPU 之间的距离，就犹如从大学的实验室到 INTEL 或 AMD 的设计中心那么远。
逻辑综合和自动布局布线是建立在模块和 IP 库基础上的。在一片 CPU 中优秀的创新的并行加法器/浮点乘法器/寄存器/SRAM/DATAPATH 等等都是优秀的电路和版图工程师精心设计出来的，才能满足速度和面积上的要求，才会有真正的自主版权。由此才会有真正的市场价值。逻辑综合 FPGA 或其他半定制方法可以用来实现某些小批量的，特殊结构和用途的专用 CPU。但这些产品不是用来与主流商业CPU竞争和比较的。
如果连“龙芯”的主要设计师都认为只要懂得计算机体系结构，就能用 CADENCE 设计出 CPU，这真是给了 CADENCE 一个自己都想不到的大捧场。听说在 01 年到 02 年中国市场挽救了濒于倒闭的 CADENCE，看来真的有道理。

简短的看法
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其实用hdl来写cpu一般来说，主要的原因是在于soc得迅猛发展，而不得不为之的事情。就像当今的软件业一样，一个大型软件source code的可维护性已经成为首要目标而压倒了一切。这就意味着已经不能再像6、70年代那样可以通过指令来修改指令得到短小精悍却又复杂的程序一样。而soc意味着你的产品要快速上市，而且成本要得到控制，所以软核ip以接着有很强的可重用性，从而占领了ic领域的各个角落，包括embedded processor和mcu。
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而综合技术的发展也为这种软核技术提供了很好的平台。虽然对于通用处理器领域，全定制的方式依然是产品不可缺少的关键技术之一。但是在此外的其他领域，asic流程已经对ic领域进行的全面地渗透，包括我们津津乐道的拥有36条流水线的 NVIDIA GPU，也没有全面使用全定制技术。
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也就是说，假如，我们的目标是做一个EMBEDDED PROCESSOR，那么很好，我们可以大胆的使用ASIC流程，通用HDL综合以及AP&P来进行到最终的TAPE OUT。但是假如我们做一块通用处理器，那么，事情就没有那么简单了。每一个模块都需要全定制，根据工艺的不断进步还要不断的重新制定。业界也许只有国家的大型项目，以及向INTEL/AMD那样的暴利企业才做做得到。
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但就体系结构来说，是处理器设计领域是不可缺少的。因为体系结构技术是属于处理器的核心技术，不是花钱就能买来的，这不向ASIC流程。所以，我们目前的以ASIC流程为核心来发展我们的通用处理器产业，也是不得已而为之的办法。

还有，虽然GS系列的体系结构我不敢恭维，可以说是GS2\1都是15年前的体系结构了，但是有一个总比什么都没有强。现在也只能这么安慰我们的国民了。