module pluse_expand(pluse, clk, dout);
   input pluse;
   input clk;
   output dout;
   
wire srl_out;

SRL16 #(
  .INIT(16'h0000) // Initial Value of Shift Register
     ) SRL16_inst (
  .Q(srl_out), // SRL data output
  .A0(1'b1), // Select[0] input
  .A1(1'b1), // Select[1] input
  .A2(1'b1), // Select[2] input
  .A3(1'b1), // Select[3] input
  .CLK(clk), // Clock input
  .D(pluse) // SRL data input
  );
 
FDRE #(
  .INIT(1'b0) // Initial value of register (1'b0 or 1'b1)
     ) FDRSE_inst (
  .Q(dout), // Data output
  .C(clk), // Clock input
  .CE(pluse), // Clock enable input
  .D(pluse), // Data input
  .R(srl_out) // Synchronous reset input
//   .S(1'b0) // Synchronous set input
  );

endmodule