Altera FPGA-CPLD设计（基础篇）/（高级篇）

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[组图]Altera FPGA-CPLD设计（基础篇）/（高级篇）

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Altera FPGA-CPLD设计（基础篇）/（高级篇）

作者：吴继华，… 文章来源：人民邮电出版社点击数：更新时间：2008-3-6

点击下载：Altera FPGA-CPLD设计（高级篇）

作　　者： 吴继华，王诚编著

出版社： 人民邮电出版社

出版时间： 2005-7-1

字　　数： 532000

版　　次： 1

页　　数： 337

印刷时间： 2005/07/01

开　　本：

印　　次：

纸　　张： 胶版纸

I S B N： 9787115135001

包　　装： 平装

编辑推荐

Altera公司的总部位于美国加州的圣何塞，并在全球的14个国家中拥有近2000名员工。作为可编程单芯片系统(SOPC)方案的先行者，Altera将可编程逻辑技术、软件工具、IP和技术服务结合在一起，为全球约14000个客户提供极具价值的可编程系统解决方案。自20年前发明世界上第一个可编程逻辑器件开始，Altera公司秉承了创新的传统。新产品系列将可编程逻辑的内在优势——灵活性、产品及时面市、更高级性能以及集成化结合在一起，专为满足当今大范围的系统需求而开发设计。

FPGA／CPLD、DSP和CPU被称为未来数字电路系统的3块基石，也是目前硬件设计研究的热点。与传统电路设计方法相比，FPGA／CPLD具有功能强大，开发过程投资小、周期短，可反复编程修改，保密性能好，开发工具智能化等特点，特别是随着电子工艺的不断改进，低成本FPGA／CPLD器件推陈出新，这一切促使FPGA／CPLD成为当今硬件设计的首选方式之一。可以说FPGA／CPLD设计技术是当今高级硬件工程师与IC工程师的必备技能。我国可编程逻辑器件设计技术落后于国外，目前立足工程实践，系统地介绍最新FPGA／CPLD设计工具的中文书籍较为贫乏。

内容简介

本书结合作者多年工作经验，深入地讨论了Altera FPGA/CPLD的设计、优化技巧。在讨论FPGA/CPLD设计指导原则的基础上，介绍了Altera器件的高级应用；引领读者学习逻辑锁定设计工具，详细讨论了时序约束与静态时序分析方法；结合实例讨论如何进行设计优化，介绍了Altera的可编程器件的高级设计工具与系统级设计技巧。

本书附带两张光盘：光盘1中收录了Altera Quartus II Web版软件，读者可以安装使用；光盘2中收录了本书所有实例的完整工程、源代码、详细操作步骤和使用说明文件，便于读者边学边练，提高实际应用能力。

本书可作为高等院校通信工程、电子工程、计算机、微电子与半导体等专业的教材，也可作为硬件工程师和IC工程师的实用工具书。

第1章可编程逻辑设计指导原则

1.1 可编程逻辑基本设计原则

1.1.1 面积和速度的平衡与互换原则

1.1.2 硬件原则

1.1.3 系统原则

1.1.4 同步设计原则

1.2 可编程逻辑常用设计思想与技巧

1.2.1 乒乓操作

1.2.2 串并转换

1.2.3 流水线操作

1.2.4 异步时钟域数据同步

1.3 Altera推荐的Coding Style

1.3.1 Coding Style的含义

1.3.2 结构层次化编码（Hierarchical Coding）

1.3.3 模块划分的技巧（Design Partitioning）

1.3.4 组合逻辑的注意事项

1.3.5 时钟设计的注意事项

1.3.6 全局异步复位资源

1.3.7 判断比较语句case和if...else的优先级

1.3.8 使用Pipelining技术优化时序

1.3.9 模块复用与Resource Sharing

1.3.10 逻辑复制

1.3.11 香农扩展运算

1.3.12 信号敏感表

1.3.13 状态机设计的一般原则

1.3.14 Altera Megafunction资源的使用

1.3.15 三态信号的设计

1.3.16 加法树的设计

1.4 小结

1.5 问题与思考

第2章 Altera器件高级特性与应用

2.1 时钟管理

2.1.1 时序问题

2.1.2 锁相环应用

2.2 片内存储器

2.2.1 RAM的普通用法

2.2.2 RAM用做移位寄存器

2.2.3 RAM实现固定系数乘法

2.3 数字信号处理

2.3.1 DSP块资源

2.3.2 工具支持

2.3.3 典型应用

2.4 片外高速存储器

2.4.1 存储器简介

2.4.2 ZBT SRAM接口设计

2.4.3 DDR SDRAM接口设计

2.4.4 QDR SRAM接口设计

2.4.5 DDR2、QDR II和RLDRAM II

2.4.6 软件支持和应用实例

2.5 高速差分接口和DPA

2.5.1 高速差分接口的需求

2.5.2 器件的专用资源

2.5.3 动态相位调整电路（DPA）

2.5.4 软件支持和应用实例

2.6 高速串行收发器

2.7 小结

2.8 问题与思考

第3章 LogicLock设计方法

3.1 LogicLock设计方法简介

……

3.2 LogicLock区域

3.3 LogicLock的约束注意事项

3.4 反标注布线信息

3.5 LogicLock设计方法支持的Tcl Scripts

3.6 Quartus II基于模块化的设计流程

3.7 小结

3.8 问题与思考

第4章时序约束与时序分析

4.1 时序约束与时序分析基础

4.2 设置时序约束的常用方法

4.3 高级时序分析

4.4 最小化时序分析

4.5 使用Tcl工具进行高级时序分析

4.6 小结

4.7 问题与思考

第5章设计优化

5.1 解读设计

5.2 设计优化的基本流程和首次编译

5.3 资源利用优化

5.4 I/O时序优化

5.5 最高时钟频率优化

5.6 使用DSE工具优化设计

5.7 如何减少编译时间

5.8 设计优化实例

5.9 小结

5.10 问题与思考

第6章 Altera其他高级工具

6.1 命令行与Tcl脚本

6.2 HardCopy流程

6.3 基于Nios II处理器的嵌入式系统设计

6.4 DSP Builder工具

6.5 小结

6.6 问题与思考

第7章 FPGA系统级设计技术

7.1 信号完整性及常用I/O电平标准

7.2 电源完整性设计

7.3 功耗分析和热设计

7.4 SERDES与高速系统设计

7.5 小结

7.6 问题与思考

附录配套光盘使用说明

点击下载：Altera FPGA-CPLD设计（基础篇）

出版时间： 2005-7-1

字　　数： 502000

版　　次： 1

页　　数： 318

印刷时间： 2005/07/01

开　　本：

印　　次：

纸　　张： 胶版纸

I S B N ： 9787115134998

包　　装： 平装

内容简介

本书结合作者多年工作经验，系统地介绍了FPGA/CPLD的基本设计方法。在介绍FPGA/CPLD概念的基础上，介绍了Altera主流FPGA/CPLD的结构与特点，并通过丰富的实例讲解Quartus II与ModelSim、Synplify Pro等常用EDA工具的开发流程。

本书可作为高等院校通信工程、电子工程、计算机、微电子与半导体等专业的教材，也可作为硬件工程师和IC工程师的实用工具书。

第1章 FPGA/CPLD简介

1.1 可编程逻辑设计技术简介

1.1.1 可编程逻辑器件发展简史

1.1.2 可编程逻辑器件分类

1.2 FPGA/CPLD的基本结构

1.2.1 FPGA的基本结构

1.2.2 CPLD的基本结构

1.2.3 FPGA和CPLD的比较

1.3 FPGA/CPLD的设计流程

1.4 FPGA/CPLD的常用开发工具

1.5 下一代可编程逻辑设计技术展望

1.5.1 下一代可编程逻辑器件硬件上的四大发展趋势

1.5.2 下一代EDA软件设计方法发展趋势

1.6 小结

1.7 问题与思考

第2章 Altera FPGA/CPLD的结构

2.1 Altera高密度FPGA

2.1.1 主流高端FPGA——Stratix

2.1.2 内嵌高速串行收发器的FPGA Stratix GX

2.1.3 新一代90nm高端FPGA StratiX II

2.2 Altera低成本FPGA.

2.2.1 主流低成本FPGA Cyclone

2.2.2 新一代低成本FPGA Cyclone II

2.3 Altera的CPLD器件

2.3.1 主流的CPLD MAX 3000A

2.3.2 CPLD的革 MAX II

2.4 小结

2.5 问题与思考

第3章 Altera Quartus II开发流程

3.1 Quartus II软件综述

3.1.1 Quartus II软件的特点及支持的器件

3.1.2 Quartus II软件的工具及功能简介

3.1.3 Quartus II软件的用户界面

3.2 设计输入

3.2.1 设计输入方式

3.2.2 设计规划

3.2.3 设计输入文件实例

3.2.4 设计约束

3.3 综合

3.3.1 使用Quartus II软件集成综合

3.3.2 控制综合

3.3.3 综合实例

3.3.4 第三方综合工具

3.4 布局布线

3.4.1 设置布局布线参数

3.4.2 布局布线实例

3.4.3 增量布局布线

3.4.4 反标保留分配

3.5 仿真

3.5.1 指定仿真器设置

3.5.2 建立矢量源文件

3.5.3 仿真实例

3.5.4 第三方仿真工具

3.6 编程与配置

3.6.1 建立编程文件

3.6.2 器件编程和配置

3.7 小结

3.8 问题与思考

第4章 Altera的IP工具

4.1 IP的概念、Altera的IP

4.1.1 IP的概念

4.1.2 Altera可提供的IP

4.1.3 Altera IP在设计中的作用

4.2 使用Altera的基本宏功能

4.2.1 定制基本宏功能

4.2.2 实现基本宏功能

4.2.3 设计实例

4.3 使用Altera的IP核

4.3.1 定制IP核

4.3.2 实现IP核

4.3.3 设计实例

4.4 小结

4.5 问题与思考

第5章 Quartus II的常用辅助设计工具

5.1 I/O分配验证

5.1.1 I/O分配验证功能简介

5.1.2 I/O分配验证流程

5.1.3 用于I/O分配验证的输入

5.1.4 运行I/O分配验证

5.2 功率分析

5.2.1 Excel.based功率计算器

5.2.2 Simulation-based功率估算

5.3 RTL阅读器

5.3.1 RTL阅读器简介

5.3.2 RTL阅读器用户界面

5.3.3 原理图的分页和模块层次的切换

5.3.4 过滤原理图

5.3.5 将原理图中的节点定位到源设计文件

5.3.6 在原理图中查找节点或网线

5.3.7 使用RTL阅读器分析设计中的问题

5.4 SignalProbe及SignalTap II逻辑分析器

5.4.1 SignalProbe

5.4.2 SignalTap II逻辑分析器

5.5 时序收敛平面布局规划器(Timing Closure Floorplan)

5.5.1 使用Timing Closure Floorplan分析设计

5.5.2 使用Timing Closure Floorplan优化设计

5.6 Chip Editor底层编辑器

5.6.1 Chip Editor功能简介

5.6.2 使用Chip Editor的设计流程

5.6.3 Chip Editor视图

5.6.4 资源特性编辑器

5.6.5 Chip Editor的一般应用

5.7 工程更改管理(ECO)

5.7.1 ECO简介

5.7.2 ECO的应用范围

5.7.3 ECO的操作流程

5.7.4 使用Change Manager查看和管理更改

5.7.5 ECO验证

5.8 小结

5.9 问题与思考

第6章编程与配置

6.1 配置Altera FPGA

6.1.1 配置方式

6.1.2 主动串行(AS)

6.1.3 被动串行(PS)

6.1.4 快速被动并行(FPP)

6.1.5 被动并行异步(PPA)

6.1.6 JTAG配置方式

6.1.7 ByteBlaster II下载电缆

6.1.8 配置芯片

6.2 配置文件和软件支持

6.2.1 软件支持

6.2.2 配置文件

6.3 单板设计及调试注意事项

6.3.1 配置的可靠性

6.3.2 单板设计要点

6.3.3 调试建议

6.4 小结

6.5 问题与思考

第7章 MAX+PLUS II过渡到Quartus II

7.1 MAX+PLUS II与Quartus II的功能比较

7.2 转换MAX+PLUS II设计

7.2.1 改变GUI风格

7.2.2 转换MAX+PLUS II工程

7.2.3 查看新工程

7.2.4 导入MAX+PLUS II配置文件

7.3 编辑工程

7.3.1 修改设计芯片

7.3.2 设置编译选项

7.4 编译

7.4.1 运行编译器

7.4.2 查看工程结构

7.4.3 编译报告

7.5 时序分析

7.5.1 时序设置

7.5.2 运行时序分析器

7.5.3 时序分析指定路径

7.5.4 时序约束布局器

第9章刀路的模拟、校验和后置处理

9.1 模拟刀路

9.2 校验刀路

9.3 后置处理

9.4 加工文档

9.5 总结

附录A

A.1 Cimatron快捷键

A.2 Cimatron主菜单参数设置

A.3 FILE-SETUP设置

A.4 NC常见旗标含义

A.5 Cimatron数据转换

A.6 数控加工工艺卡

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